摘要：SM4算法是国家密码管理局的一种主要应用于无线局域网产品中的分组加密算法.从硬件实现的角度对SM4算法原理进行分析,依次设计了循环迭代结构与全并行流水线结构,并在此基础上进一步优化,最终提出了一种更为灵活的部分并行可裁剪式结构.该结构可根据系统性能要求,对硬件电路结构进行裁剪,改善了循环迭代结构数据处理慢与全并行流水线结构逻辑资源消耗大的问题.最后通过硬件描述语言对以上结构完成行为级描述与功能仿真,并在Altera FPGA器件上进行了综合与数据分析.综合结果表明,可裁剪式结构在满足系统性能要求的基础上逻辑资源面积更小,功耗更低.
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